Перейти из форума на сайт.

НовостиФайловые архивы
ПоискАктивные темыТоп лист
ПравилаКто в on-line?
Вход Забыли пароль? Первый раз на этом сайте? Регистрация
Компьютерный форум Ru.Board » Компьютеры » Прикладное программирование » Нужна помощь по VHDL

Модерирует : ShIvADeSt

 Версия для печати • ПодписатьсяДобавить в закладки

Открыть новую тему     Написать ответ в эту тему

Lyrik

Member
Редактировать | Профиль | Сообщение | Цитировать | Сообщить модератору
Есть код:

Код:
library IEEE;
use IEEE.STD_LOGIC_1164.all;
 
entity my_entity is  
  generic (  
            words                  : positive;
            target_delays       : acc_time( 1 to words )
             );
end my_entity;

 
При попытке компила (ActiveHDL 6.3) компилер ругается на неизвестный тип acc_time. Что нужно добавить в код для исправления данной ошибки? или может как-то по другому можно решить данную проблему?

Всего записей: 388 | Зарегистр. 04-04-2006 | Отправлено: 14:29 28-05-2007
NoAngel777



Silver Member
Редактировать | Профиль | Сообщение | Цитировать | Сообщить модератору
Попробуйте объявить тип acc_time как STD_LOGIC_VECTOR размером 24 бита, если не получится, делайте двухмерный массив STD_LOGIC.
 
Добавлено:
Кое-что нашёл:
 
http://72.14.235.104/search?q=cache:mCjs0xV6D1QJ:www.srl.caltech.edu/STEREO2/docs/SEPT_Operation_requirements3.0.pdf+vhdl+acc_time&hl=en&ct=clnk&cd=1

Всего записей: 2561 | Зарегистр. 04-04-2006 | Отправлено: 17:13 28-05-2007
Lyrik

Member
Редактировать | Профиль | Сообщение | Цитировать | Сообщить модератору
NoAngel777

Цитата:
Попробуйте объявить тип acc_time как STD_LOGIC_VECTOR размером 24 бита

Это заменить
Цитата:
target_delays : acc_time( 1 to words )
на
Цитата:
target_delays : std_logic_vector( 1 to words*24 )
?
А будет ли после этого корректно работать конструкции вида:

Код:
target_delays( i );
?
или надо везде заменить на

Код:
target_delays( i*24 );
?

Всего записей: 388 | Зарегистр. 04-04-2006 | Отправлено: 17:46 28-05-2007
vvgulyaev

Newbie
Редактировать | Профиль | Сообщение | Цитировать | Сообщить модератору
Если кто знает, напишите пожалуйста, что делает конструкция:
 
STR_ARR(CONV_INTEGER(RD_A));
 
 
при этом
 
signal    RD_A:        STD_LOGIC_VECTOR(STR_LEN-1 downto 0)

Всего записей: 1 | Зарегистр. 19-06-2007 | Отправлено: 18:49 19-06-2007
Lyrik

Member
Редактировать | Профиль | Сообщение | Цитировать | Сообщить модератору
vvgulyaev
По всей видимости преобазует массив сигналов в строку в десятичном представлении.
инфа не провереная и получена только из названий функций

Всего записей: 388 | Зарегистр. 04-04-2006 | Отправлено: 02:48 20-06-2007
Evgenij118

Newbie
Редактировать | Профиль | Сообщение | Цитировать | Сообщить модератору
Кто знает, напишите пожалуйста, как занести в 15-ую ячейку памити ОЗУ значение 21. И  
 
вывести занчение 27-ой ячейки. И это всё через Test Bench(VHDL). Заранее спасибо!

Всего записей: 1 | Зарегистр. 27-01-2011 | Отправлено: 23:11 27-01-2011
123Dima123

Newbie
Редактировать | Профиль | Сообщение | Цитировать | Сообщить модератору
Здравствуйте!
Нужна помощь по VHDL, а именно исправить ошибку в коде: конфликт обращения к сигналам из разных процессов. Кто сможет помочь напишите пожалуйста мне на почту baykovdima@mail.ru
Вышлю код программы.
 
Добавлено:
NoAngel777
Помоги пожалуйста исправить ошибку. Мне до 29го числа надо исправить. Напиши мне в личку или на почту-я пришлю тебе код.

Всего записей: 1 | Зарегистр. 25-05-2012 | Отправлено: 15:30 25-05-2012
Kin0sh

Newbie
Редактировать | Профиль | Сообщение | Цитировать | Сообщить модератору
Здравствуйте! Ошибка в коде, ругается на то, что объект "dff" используется, но не зарегестрирован. Помогите пожалуйста это исправить. Где и что нужно написать?
 
Вот кусочек кода:
 
begin
 
   
 
   High  <= '1';
   Low4  <= "0000";
   Low2  <= "00";
 
   Reset <= NOT Resetn;
 
   EnableVert_din <= '1' when CounterHoriz = (C_HORZ_TOTAL_COUNT-2) else '0';
   dff1: dff PORT MAP ( d => EnableVert_din, q => EnableVert, clk => Clock,  
                        clrn => Resetn, prn => High );
 
   ResetVert_din  <= '1' when ( EnableVert_din = '1' and  
                                CounterVert= (C_VERT_TOTAL_COUNT-1) ) else '0';
 
   dff2: dff PORT MAP ( d => ResetVert_din , q => ResetVert , clk => Clock,  
                        clrn => Resetn, prn => High );

Всего записей: 1 | Зарегистр. 10-06-2013 | Отправлено: 13:35 10-06-2013
Ignatysh

Newbie
Редактировать | Профиль | Сообщение | Цитировать | Сообщить модератору
Нужна помощь.Помогите сделать задание
 
-На языке VHDL опишите блок, генерирующий сигнал вертикального развертки монитора для интерфейса VGA.

Всего записей: 1 | Зарегистр. 21-01-2015 | Отправлено: 18:02 21-01-2015
Открыть новую тему     Написать ответ в эту тему

Компьютерный форум Ru.Board » Компьютеры » Прикладное программирование » Нужна помощь по VHDL


Реклама на форуме Ru.Board.

Powered by Ikonboard "v2.1.7b" © 2000 Ikonboard.com
Modified by Ru.B0ard
© Ru.B0ard 2000-2024

BitCoin: 1NGG1chHtUvrtEqjeerQCKDMUi6S6CG4iC

Рейтинг.ru